炬力集成筆試

大家看看，共同進(jìn)步
珠海炬力筆試題（部分、答案僅供參考）
Qing Gao shou zhi jiao

1．        降低NMOS的開(kāi)啟電壓VT的方法，哪種無(wú)效？   C
A.        減少襯底的P型摻雜濃度
B.        減少氧化層厚度
C.        增加源漏極的N型摻雜濃度
D.        減少溝道長(zhǎng)度
2．        IO PAD 的設(shè)計(jì)，一般不常考慮的因素     D  
A.        ESD特性
B.        驅(qū)動(dòng)能力
C.        施密特觸發(fā)器
D.        襯偏效應(yīng)
3．        邏輯電路低功耗設(shè)計(jì)中，無(wú)效的方法     C
A.        采用慢速設(shè)計(jì)
B.        減少信號(hào)翻轉(zhuǎn)
C.        減少I(mǎi)C面積
D.        采用較慢速的時(shí)鐘。

1．        寫(xiě)出序列探測(cè)器“11000”的RTL代碼。
module(data_in,reset,clk,find);
input data_in,reset,clk;
output data_out;

parameter S0=0,S1=1,S2=2,S3=3,S4=4;
reg[2:0] state;
wire[2:0]next_state;

assign find=0;
always @(state)
  case(state)
     S0: begin
          find=0;
          if(data_in)
            next_state=S1;
          else
            next_state=S0;
         end
     S1: begin
          find=0;
          if(data_in)
            next_state=S2;
          else
            next_state=S0;
         end
     S2: begin
          find=0;
          if(!data_in)
            next_state=S3;
          else
            next_state=S0;
         end
     S3: begin
          find=0;
          if(!data_in)
            next_state=S4;
          else
            next_state=S0;
         end
     S4: begin
          if(!data_in)
            find=1;
          else
            find=0;
          next_state=S0;
    endcase

always@(posedge clk or negedge reset)
  if(!reset)
    begin
      state<=S0;
    end
  else
    stata<=next_state;
endmodule
 
 
 
下午做了珠海炬力的筆試題
投的技術(shù)支持工程師，發(fā)下兩套卷子，硬件和軟件
匆匆翻了一下軟件，好多看著都很陌生，于是就答硬件題
主要考的內(nèi)容：
1.char s[]="ab ";
   char *p=s;
  問(wèn)：*(p+1)=? *(p+2)=?
2.一道電路圖的題，最后讓求某一段的電壓u
3.卷積的題
4.單片機(jī)中存儲(chǔ)器RAM需要幾個(gè)片子，幾根地址線(xiàn)？
5.給出一個(gè)十進(jìn)制的數(shù)，讓求二進(jìn)制的數(shù)？
6.給出一個(gè)放大電路，讓求一些電流關(guān)系
7.給出兩個(gè)函數(shù)的圖形，利用傅立葉變換的性質(zhì)來(lái)求一個(gè)函數(shù)的傅立葉函數(shù)
8.數(shù)字電路的上升沿和下降沿有時(shí)會(huì)出現(xiàn)明顯的振鈴現(xiàn)象，負(fù)載端為了得到較理想的矩形，可使用什么觸發(fā)器？
9.求一個(gè)由兩個(gè)放大器組成的放大電路，求其中的電壓關(guān)系。（很好做）
10.什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象，怎么判斷，如何消除？
在組合邏輯電路中，由于輸入信號(hào)經(jīng)過(guò)的線(xiàn)路不同，導(dǎo)致到達(dá)輸入端時(shí)不同步叫做競(jìng)爭(zhēng)，而由于競(jìng)爭(zhēng)導(dǎo)致的毛刺叫冒險(xiǎn)
判斷：看布爾表達(dá)式中是否存在相反的信號(hào)，消除措施：1.在外電路加電容 2.在布爾表達(dá)式中加消去項(xiàng) 3.引入選通
11.同步電路和異步電路的區(qū)別是什么？
同步電路：存儲(chǔ)電路中所有觸發(fā)器的時(shí)鐘輸入端都接同一個(gè)時(shí)鐘脈沖源，因而所有觸發(fā)器的狀態(tài)的變化都與所加的時(shí)鐘脈沖信號(hào)同步。
異步電路：電路沒(méi)有統(tǒng)一的時(shí)鐘，有些觸發(fā)器的時(shí)鐘輸入端與時(shí)鐘脈沖源相連，這有這些觸發(fā)器的狀態(tài)變化與時(shí)鐘脈沖同步，而其他的觸發(fā)器的狀態(tài)變化不與時(shí)鐘脈沖同步。
同步電路和異步電路的區(qū)別是什么？（仕蘭微電子）
        解答：同步電路是說(shuō)電路里的時(shí)鐘相互之間是同步 的，同步的含義不只局限于同一個(gè)CLOCK，而是容許有多個(gè)CLOCK，這些CLOCK的周期有倍數(shù)關(guān)系并且相互之間的相位關(guān)系是固定的就可以，比如， 10ns, 5ns, 2.5ns 三個(gè)CLOCK的電路是同步電路。我們現(xiàn)在的綜合，STA都是針對(duì)同步電路的。
異步電路是指CLOCK之間沒(méi)有倍數(shù)關(guān)系或者相互之間的相位關(guān)系不是固定的，比如5ns, 3ns 兩個(gè)CLOCK是異步的。異步電路無(wú)法作真正意義上的綜合及STA，如果在同步電路里夾雜有異步電路，就set_flase_path。所以異步電路只有 靠仿真來(lái)檢查電路正確與否。
        異步電路主要是組合邏輯電路，用于產(chǎn)生地址譯碼器、ＦＩＦＯ或ＲＡＭ的讀寫(xiě)控制信號(hào)脈沖，但它同時(shí)也用在時(shí)序電路中，此時(shí)它沒(méi)有統(tǒng)一的時(shí)鐘，狀態(tài)變化的時(shí)刻 是不穩(wěn)定的，通常輸入信號(hào)只在電路處于穩(wěn)定狀態(tài)時(shí)才發(fā)生變化。也就是說(shuō)一個(gè)時(shí)刻允許一個(gè)輸入發(fā)生變化，以避免輸入信號(hào)之間造成的競(jìng)爭(zhēng)冒險(xiǎn)。電路的穩(wěn)定需要 有可靠的建立時(shí)間和持時(shí)間，待下面介紹。
        同步電路是由時(shí)序電路(寄存器和各種觸發(fā)器)和組合邏輯電路構(gòu)成的電路，其所有操作都是在嚴(yán)格的時(shí)鐘控制下完成的。這些時(shí)序電路共享同一個(gè)時(shí)鐘ＣＬＫ，而所 有的狀態(tài)變化都是在時(shí)鐘的上升沿(或下降沿)完成的。比如Ｄ觸發(fā)器，當(dāng)上升延到來(lái)時(shí)，寄存器把Ｄ端的電平傳到Ｑ輸出端。
      下面介紹一下建立保持時(shí)間的問(wèn)題。建立時(shí)間(ｔｓｕ)是指在觸發(fā)器的時(shí)鐘上升沿到來(lái)以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間。如果建立時(shí)間不夠，數(shù)據(jù)將不能在這個(gè)時(shí)鐘上 升沿被打入觸發(fā)器；保持時(shí)間(ｔｈ)是指在觸發(fā)器的時(shí)鐘上升沿到來(lái)以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間。如果保持時(shí)間不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。數(shù)據(jù)穩(wěn)定傳輸 必須滿(mǎn)足建立時(shí)間和保持時(shí)間的要求，否則電路就會(huì)出現(xiàn)邏輯錯(cuò)誤。
      在同步電路設(shè)計(jì)中一般采用D 觸發(fā)器，異步電路設(shè)計(jì)中一般采用Latch。
 
12.鎖存器和寄存器的區(qū)別？寄存器有什么優(yōu)點(diǎn)，鎖存器有什么優(yōu)缺點(diǎn)？
鎖存器與寄存器的區(qū)別：
什么是鎖存器：
由若干個(gè)鐘控D觸發(fā)器構(gòu)成的一次能存儲(chǔ)多位二進(jìn)制代碼的時(shí)序邏輯電路，叫鎖存器。
應(yīng)用場(chǎng)合：數(shù)據(jù)有效遲后于時(shí)鐘信號(hào)有效。這意味著時(shí)鐘信號(hào)先到，數(shù)據(jù)信號(hào)后到。在某些運(yùn)算器電路中有時(shí)采用鎖存器作為數(shù)據(jù)暫存器。
什么是寄存器：
由若干個(gè)正沿D觸發(fā)器構(gòu)成的一次能存儲(chǔ)多位二進(jìn)制代碼的時(shí)序邏輯電路，叫寄存器。
應(yīng)用場(chǎng)合：時(shí)鐘有效遲后于數(shù)據(jù)有效。這意味著數(shù)據(jù)信號(hào)先建立，時(shí)鐘信號(hào)后建立。在CP上升沿時(shí)刻打入到寄存器。
鎖存器是用于存儲(chǔ)數(shù)據(jù)來(lái)進(jìn)行交換，使數(shù)據(jù)穩(wěn)定下來(lái)保持一段時(shí)間不變化，直到新的數(shù)據(jù)將其替換。寄存器與鎖存器都是用來(lái)暫存數(shù)據(jù)的器件，在本質(zhì)上沒(méi)有區(qū)別，不過(guò)寄存器的輸出端平時(shí)不隨輸入端的變化而變化，只有在時(shí)鐘有效時(shí)才將輸入端的數(shù)據(jù)送輸出端（打入寄存器），而鎖存器的輸出端平時(shí)總隨輸入端變化而變化
 
13.一道三極管的放大電路基本題？
總結(jié)：都是一些很基礎(chǔ)的題，只是很久不看，只記得大概，有些都忘了，
所以大家一定要把基礎(chǔ)打好。
3、有源濾波器和無(wú)源濾波器的區(qū)別
無(wú)源濾波器：這種電路主要有無(wú)源元件R、L和C組成
有源濾波器：集成運(yùn)放和R、C組成，具有不用電感、體積小、重量輕等優(yōu)點(diǎn)。
集成運(yùn)放的開(kāi)環(huán)電壓增益和輸入阻抗均很高，輸出電阻小，構(gòu)成有源濾波電路后還具有一定的電壓放大和緩沖作用。但集成運(yùn)放帶寬有限，所以目前的有源濾波電路的工作頻率難以做得很高。
模擬電路
1、基爾霍夫定理的內(nèi)容是什么？
基爾霍夫定律包括電流定律和電壓定律
電流定律：在集總電路中，任何時(shí)刻，對(duì)任一節(jié)點(diǎn)，所有流出節(jié)點(diǎn)的支路電流的代數(shù)和恒等于零。
電壓定律：在集總電路中，任何時(shí)刻，沿任一回路，所有支路電壓的代數(shù)和恒等于零。
2、描述反饋電路的概念，列舉他們的應(yīng)用。
反饋，就是在電子系統(tǒng)中，把輸出回路中的電量輸入到輸入回路中去。
反饋的類(lèi)型有：電壓串聯(lián)負(fù)反饋、電流串聯(lián)負(fù)反饋、電壓并聯(lián)負(fù)反饋、電流并聯(lián)負(fù)反饋。
負(fù)反饋的優(yōu)點(diǎn)：降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線(xiàn)性和非線(xiàn)性失真，有效地?cái)U(kuò)展放大器的通頻帶，自動(dòng)調(diào)節(jié)作用。
電壓負(fù)反饋的特點(diǎn)：電路的輸出電壓趨向于維持恒定。
電流負(fù)反饋的特點(diǎn)：電路的輸出電流趨向于維持恒定。
 
1．         寫(xiě)出序列探測(cè)器“11000”的RTL代碼。
2．         分析一個(gè)CMOS電路的邏輯功能（同或門(mén)）。
3．         分析一個(gè)CMOS電路的邏輯功能（三態(tài)門(mén)）。
4．         畫(huà)出全加器的CMOS電路，說(shuō)明延時(shí)的估算方法。
5．         A,B為兩個(gè)時(shí)鐘，頻率差最小為1/8。如果A的頻率高，C=0；否則C=1；編程實(shí)現(xiàn)。
6．         編程實(shí)現(xiàn)FIR濾波器，系數(shù)為C0,C1,C2,C3,C2,C1,C0。輸入DI，輸出DO。系數(shù)和DI均為8比特。
7．         一個(gè)圓盤(pán)，一半黑，一半白。有兩個(gè)探測(cè)器，用1表示白，0表示黑。設(shè)計(jì)一個(gè)電路，可以探測(cè)出圓盤(pán)是順時(shí)針轉(zhuǎn)動(dòng)還是逆時(shí)針轉(zhuǎn)動(dòng)。

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