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基于片內(nèi)WISHBONE總線的高速緩存一致性實(shí)現(xiàn)
摘要：基于IP可重用的設(shè)計(jì)方法，利用WISHBONE總線協(xié)議，把兩個(gè)已成功開發(fā)出的具有自主知識(shí)產(chǎn)權(quán)的THUMP內(nèi)核在一個(gè)芯片上，實(shí)現(xiàn)了片上多處理器FPGA。開發(fā)重點(diǎn)是實(shí)現(xiàn)基于片內(nèi)WISHBONE總線的高速緩存一致性協(xié)議。清華大學(xué)嵌入式微處理器芯片設(shè)計(jì)為國(guó)家重點(diǎn)863項(xiàng)目，單芯片多處理器設(shè)計(jì)為項(xiàng)目的一個(gè)延伸。單芯片多處理器是提高處理器性能的有效途徑，具有低耦合度、粗粒度并行性的主要特點(diǎn)。清華大學(xué)已成功開發(fā)出具有自主知識(shí)產(chǎn)權(quán)的MIPS 4Kc架構(gòu)的32位微處理器--THUMPl07。該處理器具有內(nèi)核性能高、面積小、功耗低的優(yōu)點(diǎn)。使其經(jīng)過裁減非常適合作為單芯片多處理器的內(nèi)核。
本次單芯片多處理器的設(shè)計(jì)將兩個(gè)Thumpl07內(nèi)核集成在一個(gè)芯片上，兩個(gè)內(nèi)核處于完全對(duì)等地位，實(shí)現(xiàn)進(jìn)程級(jí)的粗粒度并行。由于已經(jīng)具有可以利用的內(nèi)核，開發(fā)的重點(diǎn)就集中在高速緩存(Cache)一致性的實(shí)現(xiàn)上。芯片采用了基于內(nèi)部總線寫更新監(jiān)聽的高速緩存一致性協(xié)議，具有控制邏輯簡(jiǎn)單、可擴(kuò)展性好的特點(diǎn)。內(nèi)部總線采用適合片上系統(tǒng)通信、高可配置性的WISHBONE總線。使用該片上總線有效地解決了IP核可移植性、設(shè)計(jì)復(fù)用的問題[2l]。
1 WISHBONE總線
WISHBONE最先由Silicore公司提出，現(xiàn)在被移交給OpenCores組織維護(hù)。由于其開放性，現(xiàn)在已有不少用戶群體。特別是一些免費(fèi)的IP核，大多數(shù)都采用WISH-BONE標(biāo)準(zhǔn)。該總線結(jié)構(gòu)具有公用的接口規(guī)范方便結(jié)構(gòu)化設(shè)計(jì)，有效地解決了IP核可移植性、設(shè)計(jì)復(fù)用的問題。
WISHBON耳總線為半導(dǎo)體內(nèi)核提供了可配置的互連方式，能夠使各種內(nèi)核互連起來形成片上系統(tǒng)；WISH-BONE總線具有很強(qiáng)的兼容性，提高了設(shè)計(jì)的可重用性；WISHBONE總線的接口獨(dú)立于半導(dǎo)體技術(shù)，其互連方式既可以支持FPGA設(shè)備，也可以支持ASIC設(shè)備；WISHBONE總線協(xié)議簡(jiǎn)單、易懂。
WISHBONE總線是一種主／從接口架構(gòu)的總線技術(shù)，如果具有有效的仲裁機(jī)制，總線系統(tǒng)可以支持多個(gè)ne／從接口；WISHBONE總線的可配置性主要體現(xiàn)在支持點(diǎn)到點(diǎn)、共享總線、數(shù)據(jù)流、交叉開關(guān)型的互連方式；WISHBONE總線協(xié)議既包含了一種容易使用、可靠性高、易測(cè)試、所有總線事務(wù)都可以在一個(gè)時(shí)鐘周期內(nèi)協(xié)同的同步傳輸協(xié)議，也包含了標(biāo)準(zhǔn)時(shí)鐘周期的異步傳輸協(xié)議；WISHBONE總線的同步傳輸協(xié)議可以工作在一個(gè)大范圍的時(shí)鐘頻率上。這樣WISHBONE總線接口既可以與內(nèi)核時(shí)鐘周期同步，也可與不同的目標(biāo)設(shè)備同步，時(shí)序都非常簡(jiǎn)單。此外，WISHBONE總線還具有如下特點(diǎn)：
·簡(jiǎn)單、緊湊的硬件邏輯接口，需要更少的邏輯門；
·支持流行的單字讀／寫、塊讀／寫、讀-修改-寫的總線協(xié)議；
·可調(diào)整的總線和操作數(shù)位寬；
·支持大端(big endian)和小端(1ittle endian)兩種數(shù)據(jù)表示方法；
·握手協(xié)議能夠控制數(shù)據(jù)傳輸速率；
·支持單周期數(shù)據(jù)傳輸；
·從接口的部分地址解碼；
·根據(jù)系統(tǒng)需要，用戶可自定義增加接口信號(hào)；
·系統(tǒng)包含多個(gè)MASTER接口時(shí)，用戶可以自定義總線仲裁方式與算法。
圖2
2 實(shí)現(xiàn)方案
單芯片多處理器的每個(gè)內(nèi)核都有分離的16KB指令高速緩存(1Cache)和16KB數(shù)據(jù)高速緩存(DCache)；指令高速緩存和數(shù)據(jù)高速緩存都采用兩路組相聯(lián)的映射方式；每塊都包含8個(gè)字；采用虛擬地址定位、物理地址比較的尋址方法；替換方式為L(zhǎng)BU(最近最少使用替換)。
指令高速緩存不涉及一致性問題，不多做說明。數(shù)據(jù)高速緩存采用基于監(jiān)聽總線的寫更新一致性協(xié)議Dragonl[3]
協(xié)議狀態(tài)說明見表1。
表1 協(xié)議狀態(tài)