先說說題目吧：

第一題：給你一堆邏輯門再給你一個(gè)邏輯表達(dá)式，讓你用這些門實(shí)現(xiàn)這個(gè)表達(dá)式

第二題：關(guān)于時(shí)鐘域的，要求把一個(gè)時(shí)鐘域中的信號(hào)傳遞到另外一個(gè)時(shí)鐘域中

第三題：畫出三分頻1：1的電路圖

第四題：用pmos和nmos搭出一個(gè)表達(dá)式，表達(dá)式中只有與和或

第五題：兩個(gè)verilog代碼，問哪個(gè)編譯的時(shí)候會(huì)產(chǎn)生latch，如何修改才能去掉

第六題：給你個(gè)邏輯電路圖，問會(huì)有什么問題，該如何修改

第七題：給一個(gè)電路圖，問如何修改才能使功耗最低，但功能不變

第八題：給一個(gè)電路圖，兩個(gè)flip-flop，兩個(gè)邏輯門竄聯(lián)，輸出信號(hào)反饋回來

已知門的延時(shí)和flip-flop所加時(shí)鐘的skew

問正常工作的時(shí)鐘需要滿足什么條件

第九題：忘記了，誰補(bǔ)充一下吧

第十題：畫出計(jì)算機(jī)體系結(jié)構(gòu)簡(jiǎn)圖

第十一題：?jiǎn)柕氖龟P(guān)于虛擬內(nèi)存和物理內(nèi)存

再說說感受：

1、我碩士做一些數(shù)字電路的設(shè)計(jì)和仿真，用vhdl多一些，這個(gè)職位和我碩士的工作不是很對(duì)口，但是上海沒有邏輯的職位，因此就申了這個(gè)

2、via嚴(yán)重鄙視vhdl，寫代碼的讀代碼的全部是verilog

3、該職位要求有比較扎實(shí)的數(shù)字電路知識(shí)

4、要求對(duì)個(gè)人計(jì)算機(jī)的結(jié)構(gòu)和原理有一定的認(rèn)識(shí)

5、題目比較有針對(duì)性，應(yīng)該是針對(duì)他們工作的需要，因此只要有一部分會(huì)做就可以了。

1.寫出電流公式。

2.寫出平板電容公式。

3.電阻R和電容C串聯(lián)，輸入電壓為R和C之間的電壓，輸出電壓分別為C上電壓和R上電壓，要求繪制這兩種電路輸入電壓的頻譜，判斷這兩種電路何為高通濾波器，何為低通濾波器。當(dāng)RC

4.給出時(shí)域信號(hào)，求其直流分量。

5.給出一時(shí)域信號(hào)，要求寫出頻率分量，并寫出其傅立葉變換級(jí)數(shù)。當(dāng)波形經(jīng)過低通濾波器濾掉高次諧波而只保留一次諧波時(shí)，畫出濾波后的輸出波形。

6.有一時(shí)域信號(hào)S=V0sin(2pif0t) V1cos(2pif1t) V2sin(2pif3t 90)，寫出當(dāng)其通過低通、帶通、高通濾波器后的信號(hào)表示方式。

7.給出一差分電路，告訴其輸出電壓Y 和Y?，求共模分量和差模分量。

8.一電源和一段傳輸線相連(長(zhǎng)度為L(zhǎng)，傳輸時(shí)間為T)，畫出終端處波形，考慮傳輸線無損耗。給出電源電壓波形圖，要求繪制終端波形圖。

9.求鎖相環(huán)的輸出頻率，給了一個(gè)鎖相環(huán)的結(jié)構(gòu)圖。

10.給出一個(gè)堆棧的結(jié)構(gòu)，求中斷后顯示結(jié)果，主要是考堆棧壓入返回地址存放在低端地址還是高端。

今年威盛筆試題目也許不是很難，但是最后我竟沒做完(logic部分)，感覺題目考察問題很全面，考察的是基礎(chǔ)和經(jīng)驗(yàn)。沒有經(jīng)驗(yàn)和基礎(chǔ)，想答好這套題不容易，也讓我懂得，想進(jìn)名企不是那么容易的!

我把我能記起來的題目跟大家分享，不全面的希望補(bǔ)充:

1. 仲裁器的兩種模式算法。設(shè)計(jì)一個(gè)有三個(gè)設(shè)備的仲裁機(jī)制，畫圖說明，可以用自然語言。(有點(diǎn)基礎(chǔ)，根據(jù)經(jīng)驗(yàn)?zāi)軐懢投鄬?呵呵)

2. 序列檢測(cè)。輸出脈沖。(這個(gè)題目是最簡(jiǎn)單的，被我考慮復(fù)雜了，竟用了35分鐘，555555。題目沒看仔細(xì)啊!而且卷面勾勾改改，郁悶中)

3.可控制信號(hào)檢測(cè)機(jī)制，一個(gè)組合邏輯，就是與非門、或非門的一個(gè)組合邏輯。根據(jù)圖示，寫出一組輸入信號(hào)，和預(yù)期輸出信號(hào)。(這個(gè)題目比較簡(jiǎn)單。)

4. 兩頭分別是一個(gè)觸發(fā)器，中間是個(gè)組合邏輯，根據(jù)延遲，確定系統(tǒng)最大頻率。并考慮當(dāng)延遲分別是mindelay和maxdelay時(shí)我們要考慮的關(guān)鍵時(shí)序問題。(前者我考慮的是建立時(shí)間和保持時(shí)間是否滿足時(shí)序要求，后者我考慮組合邏輯延時(shí)問題，并說明可以用流水線解決。不一定對(duì)或者全面，大家討論)。

6.有關(guān)fifo的問題。給出波形，考查fifo的概念。以及fifo數(shù)據(jù)寬度分別為64bits和128bits時(shí)的層數(shù)。(此題如果設(shè)計(jì)過fifo估計(jì)就比較簡(jiǎn)單了,我憑感覺做的答案，就不寫了，免得大家見笑啊 呵呵)

做完以上的題目時(shí)，我就剩下十分鐘了，第七題和第十題都是英文的，估計(jì)我看懂也要用5分鐘，索性不做了，呵呵!哪位大俠做了，就想想，發(fā)個(gè)貼子。

回憶這次筆試經(jīng)歷，我分配時(shí)間缺乏經(jīng)驗(yàn)，時(shí)間弄得很緊張。準(zhǔn)備也不夠充分，看到以往的筆試題，感覺比較簡(jiǎn)單，等我親自上考場(chǎng)。才發(fā)現(xiàn)不是那么回事。進(jìn)入威盛，對(duì)于我來說也許成為泡影，但我相信自己仍然有機(jī)會(huì)!!!